Bemutatkozott a TSMC 2 nm-es technológiája

Az előrelépés jelentős lesz, ez azonban nem minden jellemzőnél ugyanakkora.

A piacvezető tajvani félvezetőgyártó gyakorlatilag minden héten szerepel híreinkben, legutóbb például arról számoltunk be, hogy már 1,4 nanométeres chipeken, pontosabban azok alapjain dolgoznak Most a 2 nanométeres generáció fontosabb részleteit ismertették, így már nagyjából tudjuk, hogy mire számíthatunk.

A hivatalos közleményben arról olvashatunk, hogy a cég most először alkalmazza majd a nanosheet tranzisztorokat, amelyek a gate-all-around field-effect transistor (GAAFET) névre hallgatnak. Ezek, valamint egy másik fontos újítás révén a vadonatúj N2 több területen is komoly előrelépést nyújt majd az N3E néven futó közvetlen elődhöz képest, bár a különbség nem feltétlenül lesz akkora, mint ahogy azt a korábbi generációváltásoknál megszokhattuk. Érdekes részlet például, hogy ugyanazon fogyasztás mellett a teljesítmény 10-15 százalékkal ugrik meg, azonos frekvencia és tranzisztorszám mellett azonban már 25-30 százalékkal alacsonyabb étvággyal számolhatunk.

A chipsűrűség mutatója esetében nagyjából 10 százalékos lesz az előrelépés mértéke, ez azonban elmarad a korábbi generációváltások precedensétől, ugyanis a fent említett N3E és az azt megelőző N5 között még 30 százalékos ugrást láthattunk. Természetesen sok múlik majd az egyes fejlesztések pontos felépítésén és belső összetételén, a javulás azonban így is tagadhatatlan. Más kérdés, hogy az N2 legkorábban 2025-re, vagyis az évtized közepére készülhet el, a konkrét termékek tehát ezt követően, valamikor 2026-ban jelenhetnek majd meg a piacon, ami még kicsit messzinek tűnik.

A TSMC több eltérő területen, így például az okostelefonos SoC-k, a jóval nagyobb teljesítményt nyújtó központi processzorok, valamint a grafikus vezérlők szegmensében is felhasználná a technológiát, amelyet több 3 nanométeres sorozat előz majd meg.