"Jelenleg ugy nez ki, hogy az egyszeru de gyors cpu-k helyett vagy az egy darab bonyolult es gyors de draga vagy az egyszeru es lassu de olcso es sok elvet kell hasznalni."
Ehhez képest a POWER6 közepesen bonyolult, és jelenleg a leggyorsabb - órajelben (4.7 GHz) és teljesítményben is.
Ja, hogy te kevered a fogalmakat... Amirõl te beszélsz, az a dynamic compilation.
A JIT az elõzetes bytecode-ra fordítás, és annak dinamikus továbbfordításának ötvözete. Így semmi köze a P4-hez, ami x86 gépi kódról mikrokódra fordít, és az utóbbiból tárol kódrészleteket.
Amúgy nem sok értelme volt annak a trace cache-nak, mert lényegében nem gyorsított a dolgokon, az x86->(macrocode->)microcode fordítás is épp elég gyors.
Ezt a 8 GHz-es P4 ALU-s dolgot már jópárszor emlegetted, de hiába kérem, nem adsz forrást... Addig meg csak urban legend, vagy valamit féreértettél.
"A ppro/pII/pIII/core/core2 család, és az AMD K8/K10 ugyanúgy mikro/makro[*]-kódra fordítós, mint a P4"
A P4-ben trace cache van, ami azt jelenti, hogy egy kodreszt egyszer fordit majd onnan futtat, mint a java jit-je. A transmetakban a fordito szoftveres, a P4-e hardveres. Az osszes tobbi pipeline alapu, tehat bejon egy x86 utasitas, szetszerdi es beletomi a darabokat a pipeline-okba. Ha ujra rafut ugyanarra a cpu, akkor megismetli mindezt. A P4 fele megoldas akkor lenne jo ha az algoritmusok jo resze beferne a trace cache-be, es nem lenne multitasking. A hagyomanyos megoldas szamra szinte teljesen mindegy a kod merete es hogy mikor mi fut.
A lokalis tarolobol valo allando kifutas az oka a P4-esek hullamzo teljesitmenyenek es ez keseriti meg a cell fejlesztok eletet is, ahol nem a teljesitmeny csokken, hanem kezzel ujra kell irni a kodot ha nem fer el. Az intel ugy nez ki, hogy tanult a korabbi kudarcaibol. (az ia64 csodjebol es a P4-esek problemaibol) Egyebkent a P4-ek majdnem elertek a 10GHz-es hatart, csak nem az alap orajeluk, hanem a duplazott orajelen futo alu egysegek. (egy 4GHz-es P4-ben mar 8GHz-n futnak az alu-k) Jelenleg ugy nez ki, hogy az egyszeru de gyors cpu-k helyett vagy az egy darab bonyolult es gyors de draga vagy az egyszeru es lassu de olcso es sok elvet kell hasznalni. Jelenleg az intel talalta el az eppen idealis erekeket (2-4 kozepesen bonyolult altalanos mag kozepes sebessegen).
Ha a processzoraik is olyanok lesznek, mint a weboldaluk, akkor kösz nem :) Egyszerû.... de még csak nem is valid...
A ppro/pII/pIII/core/core2 család, és az AMD K8/K10 ugyanúgy mikro/makro[*]-kódra fordítós, mint a P4.
(* Intelnél az alap x86 kódot hívják makro-kódnak, ezzel szemben AMD-nél a makro-kód már a fordítás elsõ lépcsõje [1-2db mikro-op-ot tartalmazó szavak]).
Osszeszedtek az osszes embert aki a just in time szoftveres mikrokod forditast tamogatja (intel pentium 4/transmeta rendszerek). Ennek ellenere az amd a hagyomanyos out of order pipelined x86 architektura mellett tette le a voksat es az intel is akkor vette vissza a vezetest toluk, amikor visszatert ehhez a megoldashoz. A modern intel core2 sorozatban gyakorlatilag pentium pro magok vannak, csak a pipeline-ok meretet es szamat noveltek meg a tobbszorosukre. Igy most mar az amd es az intel core cpu-k ujra orajelben is egy az egyben osszehasonlithatoakka valtak. Az intel alacsonyfogyasztasu tervei kozott pedig az szerepel, hogy a regi pentium sorozat in order architekturajat fogja hasznalni az osszes gpu-juk es alacsony fogyasztasu cpu-juk. (intel x86 cpu architektura csoportok: 8088/8086/80186, 80286, 80386/80486, pentium/pmmx, ppro/pII/pIII/core/core2, P4)
ps: A belinkelt szabadalom megyegyezik nehany ibm power es renesas sh cpu boot modjaval, ahol a cache egy resze shadow ram-kent mukodik. Az ujitas az, hogy itt page cache-kent mukodne. Ez utobbit az ibm power csalad os szinten kezeli, es ilyen megoldast hasznal pl. az xbox360 a hypervisor tarolasara is. Szerintem az otletuk siman tamadhato, mivel mar jopar eve hasznaljak mas termekekben, csak idaig senki nem szabadalmaztatta. (az elso erre alkalmas rendszer a pdp11-es volt)
Informatika és tudomány
