Mondjuk lehet, hogy nem 64+néhány lesz az. Mert bár 64 bites 1-1 csatorna, 1-1 bit valószínûleg 2 vezetéket igényel, amennyiben differenciált meghajtásról beszélhetünk, ami valószínû ezeken a frekvenciákon. Akkor az 128 + egyéb vezérlõjelek. (Ha jól emlékszem, DDRx ramnál az adatvezetékeken mennek a címek is.) De 4x128 még mindig csak 512 láb. Itt meg majdnem 2000 van.
"a Torrenza projektben meghatározott feladatokat hajthatja majd végre. Ez a Cell chipekkel történõ kombinálást hivatott elõsegíteni, ami elsõsorban a szuperszámítógépek szegmensében jöhet jól a cég számára."
Egyébként errõl is érdekes jövõ idõben írni, mivel hogy az ezen alapuló IBM Roadrunner szuperszámítógép (>1 PetaFLOPS, Top500-as lista új 1. helyezettje egy idõre) bemutatása a múlt hónapban volt. link
Hát, pedig azt a 150+W-ot valahogy oda is kell vezetni a procihoz... Ahhoz tényleg kevés ilyen 100-200 vékonyka láb.
A memória felé meg asszem ilyen 64+néhány vezeték megy/csatorna. Az NB felé megy egy HT link megy, ami egy soros-párhuzamos busz, néhány vezetékkel.
Te vagy tévedésben. miért kéne többszáz tápellátás? Egyébként meg az amds lapokon gönyörûen látszik ahogy a vezetõcsíkok szétterjednek a memóriák felé... másik fele meg a northbridge felé.
BTW, egy fontos részlet kimaradt a cikkbõl: a Socket G34 4 DDR3 csatornát támogat (regisztered és sima is). A Nehalem ilyet nem is tud.
És hogy kicsit tisztább legyen a kép (legalábbis nekem nem jött le a cikkbõl): a Sao Paolo és a Magny-Cours már ezzel a Socket G34 platformra jön (tehát a 4. HT link hozzáférhetõsége megvan) -- miközben a Shanghai a jelenlegi foglalatokat (is) támogatja.
"A negyedik HyperTransport link megjelenése találgatásokra ad okot. Tekintettel arra, hogy egy négymagos chipben mindegyik mag három linket használ a társaival való kapcsolattartásra, a negyedik (egyes vélemények szerint) a Torrenza projektben meghatározott feladatokat hajthatja majd végre."
Ez így nem igazán helyes. Lapkán belül a magok nem HT-n tartják a kapcsolatot, hanem annál még jóval gyorsabb Crossbar Switchen keresztül. (Ezért elõnyös a monolitikus x magos chip.) A HT vezérlõk a magok mellé integrált NB részei.
A 4 HT link alapvetõen két dolog miatt érdekes: 1. A jelenlegi foglalat csak 3 HT linket kezel. Kérdés, hogy akkor így mi értelme van a 4.-nek. Esetleg MCM (multi-chip-module, több lapka egy tokban) kialakításban kerülhet a proci mellé valami, pl. egy GPU. 2. A 4 HT linkkel az eddigieknél ütõsebb szerverek építhetõk: max. 8 proci helyett 16, vagy az a 8 kevesebb csomóponton keresztül érheti el a többit, illetve a többihez kapcsolódó memóriabankokat. De mindehhez az kell, hogy a külvilág hozzáférjen a 4. HT linkhez, amihez új foglalat kell.
Persze a Torrenza is egy lehetõség, de az megoldható lenne 3 HT linkkel is (az egyik proci helyére kerülhet egyéb, HT-támogatású "cucc").
A lábak száma véleményem szerint akkor csökkenhetne drasztikusan ha réz alapú csatlakozás helyett meg tudnák oldani az optikai alapú csatlakozást, ami azért még odébb lesz. Ha optikai szálon össze lehetne kapcsolni a tokozáson belüli és tokozáson kívüli részegységeket akkor egyetlen szállal is igen nagy adatátviteli sebességeket lehetne produkálni WDM technológiával.
Az Intel és még sok más cél szilicium alapú lézer fejlesztései pont e területre irányulnak már hosszú ideje. Persze elsõ lépcsõfokban még csak szervereknél a nodeok közötti nagysebességû adatkapcsolat kialakítása lesz a cél. Aztán második lépcsõfoknak jöhet az elõbb említett tokozáson belüli és kívüli komponensek optikai összeköttetése. A harmadik végsõ fázis pedig amikor már tokozáson belüli részegységek közötti összekapcsolódás kialakítása is optikai alapú lesz.
A központi memóriát azt nem fogják ráintegrálni a cpu-ra, így aztán a memória vezérlõk és hozzájuk szükséges lábak még sokáig megmaradnak. A memória ami bekerül a cpu mellé közös tokozásba, majd késõbb 3D stackinggel még közelebb a cpuhoz inkább csak egy L4 cacheként fogható föl. A mellett még szükség van a központi memóriára is.
A tokozáson belüli memória mérete elég korlátozott lesz, max 512MB-nyi, persze ez a mostani L3 cachekhez képest sok, de a rendszermemóriához képest meg kevés.
Itt egy elég szemléletes ábra Intel Terascale projectébõl, amiben leíják azt a 3 lépcsõfokot ahogy az Intel a dram memória tokozáson belülre hozását gondolja.
Abban a pillanatban ahogy vegre bevezetik a soros memoria interface-eket el fog tunni a labak jo resze. Egy pcie16-os csatolonak csak 64 tu kell. Ha kb. 10% a tap-fold lab, akkor is legalabb 24 pcie16-os csatornat lehetne egy ilyen soklabu cpura rakni. Ha kap 4 pcie64-es memoriavezerlot (=ddr4), akkor meg mindig marad 2 pcie64, vagy 4 pcie32, vagy 8 pcie16-os kimenete. Ennek ma meg kb. a fele/negyede is eleg lenne.
Ha a memoriat es/vagy a gpu-t is raintegraljak a cpu-ra, akkor pedig csak par pcie16-os vagy kisebb kimenete lesz, ami meg a 486-osokhoz kepest is jelentektelen szamu labat igenyel. Bar akkor memoriaboviteshez kenytelen lesz mindenki cpu-t cserelni. Elvileg a legkisebb meg teljes erteku pc-hez eleg kb. 16 lab. (tap/fold/pcie1) Ekkor ezen a buszon kapcsolodna minden kulso periferia, meg a ram is es alaplapi chipset-nek csak egy pcie router chip kellene.
Az igaz, hogy a mag egyre kisebb, de már enm egy van belõle, hanem több. 4-8-12. És ha még figyelembe vesszük azt is, hogy ezek a cpu-k már beépített DDR3-as memória kezelést tartalmaznak, akkor érthetõ a méretnövekedés.
dejó régen úgy volt, hogy azért volt nagy a processzor egészben, mert nagy volt a mag. Aztán kicsi lett a mag, de még is nagy volt a proci a nagy foglalat miatt aminek a közepén egy szép üres lyuk volt. Aztán összenyomták végre, hogy kicsi legyen az egész a lyukat eltûntetve. Most meg arra felé haladunk, hogy bár a mag egyre kisebb, de olyan kva sok lába van a prociknak, hogy azért kell növelni az egész méretét, hogy elférjenek a lábak.
Informatika és tudomány
